Hallo,
ich habe leider noch weitere Fragen zu diesem Beispiel. Ich habe es nun compilieren können und es wird auch ausgeführt. das ist ja schon mal ein Fortschritt :-). Nach umlegen des Boolesch-Schalters gehen beide Timed-Out-Lampen sofort an. Ist ja auch logisch, denn so wie ich das verstehe läuft erst der erste FIFO voll, und dann der DMA to Host-FIFO. Da keine Daten aus diesem abgefragt werden stoppt die Schleife. Allerdings komme ich, wenn die beiden voll gelaufen sind nicht mehr per STOPP-Button aus dem Programm raus, sondern muss den Abort-Button oben drücken. Dann erst endet das Programm.
Ich möchte nun die Daten aus dem DMA to Host-FIFO rauslesen und nachgeschaltet mit dem FFT to Powerspektrum, wie es in der Hilfe steht, weiter bearbeiten. Dazu erstelle ich ein neues VI auf dem Host (dem CRio, in diesem Fall noch unbenannt). Allerdings kann ich den FIFO nicht auf Read stellen.
1) Muss ich andere Einstellungen des FIFOs wählen?
2) Können auf dem Host aus einem FIFO überhaupt die Daten gelesen werden?
3) Muss ich die Daten von der FPGA-Schleife anders zum Host schicken?
4) Oder soll die Weiterverarbeitung mit dem FFT to Powerspektrum auch auf dem FPGA laufen?
5) Im unten stehenden Screenshot: Ist das richtig, dass ich dort eine False-Kostante platziert habe? In dem Beispiel ist ein anderes Symbol zu sehen, ein True-Feld neben einem aktivierten False-Feld, und ich dachte, das das in einer früheren LV-Version das Zeichen für eine False-Konstante wäre, da ich dieses Symbol bei meinem LV-2010 nicht gefunden habe.
Beste Grüße,
Tobias
