Gating von DAQ Hardware (hier: Sample Trigger)

Servus,

ich habe eine recht allgemeine Frage, aber ich bin da in den offiziellen Dokus leider nicht fündig geworden...

Die NI DAQ-Karten (z.B. die PCIe-6321 oder auch die kleineren USB-Versionen) können ja soweit ich weiß kein "gegatetes" sampling, d.h. man kann denen kein exaktes Zeitfenster relativ zum Trigger vorgeben, in dem das Signal integriert (bzw. gemittelt) wird und sonst eben nicht. Das geht evtl. im "single-sample" Modus, wo genau ein sample sofort beim Triggern aufgenommen wird und das Zeitfenster ist in dem Fall die inverse Samplerate. Aber eine Einstellung, dass er bei einer mit 10kHz getriggerten Messung für jedes sample z.B. nur die letzten 50µs misst, gibt es nicht. Oder man müsste irgendwie (synchronisiert) doppelt so schnell triggern (und samplen) und jeden zweiten Wert wegschmeißen oder sowas...

Meine Frage ist nun: Wie verhält sich das interne "gating" beim samplen, wenn man einen externen Trigger als sample clock nimmt? Wird dann für ein sample (wie bei der internen clock) von einem Triggerpuls bis zum nächsten das Signal integriert? Gibt es irgendwelche Delays oder Totzeiten dazwischen? In den Datenblättern auf der NI-Seite steht nichts darüber, aber vielleicht ist das ein generelles Verhalten solcher ADC-Karten?

Anzeige

Hallo Novgorod,

ein Anhaltspunkt dürfte hier die im Datenblatt angegebene SettlingTime sein. Die gilt sowohl bei internem wie auch externem Taktsignal!

Ok, diese settling time beschreibt ja quasi wie "schnell" der ADC bei welcher Präzision misst (davon ausgehend, dass sich der analoge Wert von einem sample zum nächsten stark ändert). Im Falle einer 6321-Karte könnte man also bis 140kS/s mit 1 LSB Genauigkeit messen - 250kS/s ist als maximale Samplerate angegeben, also klingt das halbwegs plausibel.

Ich wollte allerdings wissen, wie die Messung eines einzelnen samples genau getimet wird. Ich gehe davon aus, dass der ADC beim sample-trigger-Puls angeschmissen wird und das Signal integriert (also "settlet") bis der nächste sample-trigger-Puls kommt (stimmt das?). Dazwischen muss es doch sicher eine (kurze) Auslese-/Umschalt-/Totzeit oder was auch immer geben...
Das wäre alles irrelevant, wenn das Signal, das man samplen will, eine geringere Bandbreite als die Samplingrate hätte. In meinem Fall trifft das aber nicht zu. Das Signal besteht aus quasi-konstanten Pegeln (Plateaus), die sich alle 100µs rapide und zufällig ändern (was zu messen gilt). Die Änderung nimmt nur <20µs des 100µs-Intervalls in Anspruch und dieser kurze Bereich darf beim samplen nicht mitintegriert werden, weil es die Messung des Plateaus (in den restlichen >80µs) unvorhersagbar verfälschen würde. Zum zu messenden Signal gibt es ein synchrones 10kHz Triggersignal (250ns Pulse), das ich hier als sample-clock benutzen würde. Allerdings wäre es erforderlich, eine Totzeit o.ä. zwischen den sample-clock-Pulsen einzuführen, in der der ADC nicht integrieren darf (eben eine Art gegatete Messung) - bloß den Trigger relativ zum Signal zeitlich zu verschieben reicht nicht aus. Am sinnvollsten wäre es, z.B. eine zeitlich verschobene Replik des Triggersignals als "ADC-stop" zu nutzen (während ein sample-clock-Puls ja den "ADC-start" gibt), aber so eine Funktion ist mir nicht bekannt...

Hallo Novgorod,

die SettlingTime gilt vor allem, wenn du zwischen mehreren Kanälen umschaltest. So hatte ich das bisher immer verstanden. Wenn sich deine Spannungswerte natürlich sehr schnell (innerhalb von wenigen µs) sehr stark ändern, trifft dies aber auch für dich zu.

Du kannst einen Kanal mit 250kS/s aufnehmen, also mit 4µs/S. Für deine 100µs langen Pulse bleiben also 25 Samples, von denen 5 (=20µs) für den "Sprung" zwischen den Plateaus entfallen. Wenn du also einen Kanal mit maximaler Geschwindigkeit aufnimmst und etwas (hier eher einfache) Nachbearbeitung der Daten programmierst, kannst du recht genau auf deine Plateaus schließen. Wenn die 100µs-Dauer auch noch recht genau eingehalten wird, könnte sich deine Datenaufbereitung quasi "synchronisieren" und damit vereinfachen…

So in etwa wurde es bisher gemacht - allerdings müssen 2 solche (synchrone aber unterschiedliche) Signale aufgenommen werden und zudem gibt es nicht immer einen Sprung zwischen zwei aufeinanderfolgenden Plateaus, sondern eher eine zufällige Änderung. Da das Sampling dann ja nicht synchron zu diesem 10kHz Signal geschieht, ist es nicht so einfach, allein aus dem Signal selbst zwischen aufeinanderfolgenden Plateaus sicher zu unterscheiden. Es muss also zusätzlich ein geeignetes "Taktsignal" mit aufgenommen werden (Rechteck), das eine wohldefinierte Flanke irgendwo in den 100µs besitzt und lange genug im high- bzw. low-Zustand verweilt, um mit der verbliebenen Samplingrate (3 Signale, daher nur noch ~83kS/s) zuverlässig gesamplet zu werden.

Das funktioniert im Prinzip, ist aber umständlich und implementiert das besagte "gating" eben durch postprocessing. Eleganter wäre es, gleich per Hardware den Teil des Signals zwischen den clock-Pulsen zu integrieren, der benötigt wird. Hardwaremäßig müsste die Karte dazu ja auch eigentlich in der Lage sein, denn intern wird der ADC für jedes Sample ja auch gestartet und gestoppt. Das Starten über ein externes Signal ist auch implementiert (ext. sample clock), aber das Stoppen offenbar nicht (?), was irgendwie - naja - sagen wir mal der vorhandenen Hardware nicht gerecht wird... Oder gibts dafür irgendwelche Properties/Methoden, die nicht über die gängigen DAQ-vis zugänglich sind?

Als Alternative dachte ich, das "Taktsignal" (bzw. den 10kHz-Trigger) als Start-Trigger zu verwenden und jeweils nur ~10 Samples oder so mit 125kS/s (2 Kanäle) aufzunehmen. Das müsste dann natürlich 10000 Mal pro Sekunde passieren, d.h. in einer normalen Labview-Schleife (DAQ start, DAQ read, DAQ stop) kommt das Programm sicher nicht hinterher. Kann man der DAQ-Karte so eine Art repetitive Messung vorgeben, die dann im Buffer gespeichert/akkumuliert wird und nur alle paar Sekunden vom Programm abgerufen wird?