Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen
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Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen
Hallo,
ich übertrage 3 analoge Signale von meinem FPGA zu meinem RT-System. DA die meiste Zeit eigentlich nichts passiert brauche ich die Daten auch nicht. Aber... innerhalb von 3ms müssen Daten aufgezeichnet werden. Diese schreibe ich in einen FIFO. Wie kann ich es realisieren, dem FIFO zu sagen, wann er gefüllt werden soll und wann nicht? Irgendwie über eine Case-Struktur vielleicht?
RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen
Es ist ein CompactRio.
Also FPGA mit RT.
Im FPGA werden die Daten in den FIFO geschrieben, dann über den DMA übertragen und vom RT lese ich die Daten aus und übergebe diese in meinen Graphen.
Dies soll eben nur in diesen 3ms passieren.
Weisst du was ich mein?
Gleich noch eine Frage hinterher: Die Daten in dem Fifo möchte ich nun in meinem Graphen anzeigen lassen und möchte dass diese auch da bleiben bis der nächste Durchlauf passiert ist. Hast du da auch ne Idee?
RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen
Ich muss ehrlich sagen, dass ich daran noch gar nicht gedacht habe.
Wahrscheinlich ist die Entscheidung darüber im FPGA sinnvoller aber im RT einfacher. Da mein Programm nicht sonderlich gross sein wird, ist Platzsparsamkeit zweitrangig. Darum würde ich die Entscheidung eher auf dem RT machen.
Generell ist mein Problem, dass ich bisher weder mit FPGA noch mit RT gearbeitet habe. Dass ich jetzt auf beides gleichzeitig stosse macht die Sache nicht einfacher.
Deswegen bin ich eher auf der Suche nach der wenig komplexeren Lösung.
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Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen
