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Verständnis Frage zu FPGA



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07.07.2010, 13:24 (Dieser Beitrag wurde zuletzt bearbeitet: 07.07.2010 13:49 von Dennis.Moser.)
Beitrag #1

Hund am Strand Offline
LVF-Neueinsteiger


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Verständnis Frage zu FPGA
Hallo erstmal,

wie der titel schon sagt hab ich eine frage zu FPGA und zwar
hab ich ein VI erstellt welches mit hilfe eines Sinussignals (geliefert von einem Funktionsgen.)
ein PWM-signal erzeugt und am SCB-68 am Connector0/DIO0, welcher sich in einer for-Schleife befinden,
ausgibt. Dies funktioniert soweit eigentlich ganz gut. Nun haben messungen ergeben das die Schaltfrequenzen
des PWM-Signals abhängig von der Amplitude des Sinus wie folgt sind:

1.25V = 4096 => 3.2kHz
2.5V = 8192 => 1.6kHz usw.

errechnet man jetzt aus diesen daten die dauer eines tick der for-schleife führt das zu dem ergebnis
das ein tick ca 75ns dauert und nicht wie von mir erwartet 25ns.

die frage ist nun hab ich irgendwas nicht richtig verstanden (wovon ich fest überzeugt bin)?


das VI hab ich hochgeladen die LabVIEW version ist 8.6

genutze module sind SCB-68 NI7831R

ich danke schonmal für jede freundliche antwort vielmals

liebe Grüße
Alex

Lv86_img


Angehängte Datei(en)
Sonstige .vi  pwm_VI.vi (Größe: 157,08 KB / Downloads: 303)
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07.07.2010, 13:40
Beitrag #2

chrissyPu Offline
LVF-Stammgast
***


Beiträge: 467
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64283
Deutschland
Verständnis Frage zu FPGA
Hi,

soweit ich weiß haben Schleifen (vielleicht auch nur For-Schleifen) einen Overhead von zwei Ticks auf dem FPGA. Genauer müsstest Du mal bei NI nachfragen.

Versuch doch mal, die For-Schleife mit einer höheren derived-Clock laufen zu lassen, wobei ich nicht weiß, ob da die DIO mitmachen. Der Overhead müsste damit aber schneller abgearbeitet sein...

ch
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07.07.2010, 15:46 (Dieser Beitrag wurde zuletzt bearbeitet: 07.07.2010 15:47 von thomas.sandrisser.)
Beitrag #3

thomas.sandrisser Offline
LVF-SeniorMod


Beiträge: 1.298
Registriert seit: Sep 2005

xxxx
2005
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78759
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Verständnis Frage zu FPGA
while/for schleife -> 2 ticks overhead
SCTL (single cycle timed loop) -> 1 tick pro iteration!

Was du in deinem fall der pwm machen willst ist, dass du eine SCTL nimmst und diese entsprechend mit der base clock or derived clock konfigurierst und dir im weiteren eine kleine statemachine innerhalb dieser SCTL ablegst. Ein state -> idle und der andere state enthaelt die PWM logic.
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07.07.2010, 18:54
Beitrag #4

Hund am Strand Offline
LVF-Neueinsteiger


Beiträge: 6
Registriert seit: May 2008

11
2008
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20095
Deutschland
Verständnis Frage zu FPGA
ich danke euch beiden für die schnelle und nützliche antwort das mit den 2 ticks Overhead bei while-/for-schleifen erklärt natürlich mein problem

schöne Grüße
Alex
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08.07.2010, 06:58
Beitrag #5

Y-P Offline
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Verständnis Frage zu FPGA
... und das nächste Mal achtest Du bitte auf Groß- und Kleinschreibung. Big Grin
(vgl. LVF-Regeln Rulez)

Gruß Markus

' schrieb:ich danke euch beiden für die schnelle und nützliche antwort das mit den 2 ticks Overhead bei while-/for-schleifen erklärt natürlich mein problem

schöne Grüße
Alex

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Bitte stellt mir keine Fragen über PM, dafür ist das Forum da - andere haben vielleicht auch Interesse an der Antwort !!
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