LabVIEWForum.de

Ich bearbeite derzeit für einen Kunden ein FPGA-Projekt mit FPGA Module 1.1 unter LV 7.1 mit NI-RIO 1.3. Es handelt sich dabei nur um Änderungen bzw- Ergänzungen. Sobald ich meinen zusätzlichen Code einfüge, kommt eine Fehlermeldung beim Kompilieren. Es handelt sich dabei um das Problem wie es in http://digital.ni.com/public.nsf/allkb/D...8500732563 beschrieben wird. Das Problem liegt an den Node "waiting on falling edge". Das komische ist, dass es im Grundzustand funktioniert und wenn ich das neue mit hinzufüge der Fehler kommt, obwohl ich an dem Node nicht ändere. Die Anweisungen von NI im Link helfen nicht, der Fehler bleibt.

Kennt jemand das Problem mit den Nodes beim FPGA? Oder hat jemand eine Idee wie ich ohne den Node auf eine fallende Flanke triggern kann?

Hallo,

das Problem kenne ich nicht und eine "so alte LV Version" hatte ich auch nicht bei der Hand, aber fallende Flanken kannst du einfach wie im angehängten 2009 Snippet angedeutet detektieren. Wiederkehrende Funktionsinhalte auf falling Edges könntest du im True-case der Case-Struktur abarbeiten, bzw. wie auch im Snippet angedeutet die Schleife sich beenden lassen bei einer falling edge. Das würde dann meines Erachtens nach dem Verhalten Waiting on falling Edge entsprechen.

Gruß

[attachment=32289]