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Hallo mit dem cRIO im FPGA Modus möchte ich Daten im FIFO übertragen. Nun habe eine Veränderung (siehe Anhang) im FPGA Teil gemacht. Bei Kompilieren kommt ein Fehler und es wird abgebrochen.
Diese Xilinx Log-Datei befindet sich ebenfalls im Anhang. Leider werde ich daraus nicht schlau.
Die Fehler die dort immer wieder zu lesen sind:

- ERROR:coreutil - ios failure
- ERROR:sim:928 - Could not open destination...
- Can not read encrypted file...

Weis jemand wo das Problem liegt?

Woher deine spezielle Meldung kommt,

Ich hatte aber auch schon Fehler beim FPGA-Kompilieren. Neustart LabVIEW und nochmal probieren hat bei mir in der Regel geholfen.

Gruß, Jens

Leider kein Erfolg.
Habe den PC und somit auch LabVIEW und das cRIO neugestartet.
Die Kompilierung schlägt immer im letzten drittel fehl.

Es liegt wohl daran, das man mit den Datenkonvertierungen doch kein Array umwandeln kann, obwohl im FPGA.VI keine Fehlermeldungen angezeigt werden. Konvertierung für Array entfernt und Zack funktioniert es wieder.