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Hallo zusammen,

ich taste mich gerade an das Thema cRIO und FPGA-Programmierung heran und habe mir dafür ein kleines Test-VI erstellt. Darin erstelle ich mir eine Spannungsrampe mit verschiedenen Steigungen und gebe diese über mein cRIO aus. Das ausgegebene Signal habe ich direkt mit einem Analogeingangsmodul im gleichen Chassis verbunden. Zusätzlich hängt am gleichen Modul auch noch ein Frequenzgenerator, der mir einen 5 Hz Sinus ausgibt. Die aufgezeichneten Werte schreibe ich samt Schleifenzähler in einen FIFO Speicher.

Das scheint soweit auch ganz gut zu funktionieren. Wenn ich mir nun allerdings mein aufgezeichnetes Signal angucke, dann habe ich dort unplausible Werte drin (siehe Anhang). Dargestellt habe ich im Anhang nur das Sinussignal, allerdings habe ich bei meiner Rampe und auch bei dem aufgezeichneten Schleifenzähler den gleichen Effekt an der gleichen Stelle.

Wenn ich die Messung wiederhole, habe ich immer solche Peaks ... allerdings nicht reproduzierbar an der gleichen Stelle. Was mache ich hier falsch?

Gruß Daniel

Hallo zusammen,

ich habe das Thema auch noch hier gepostet.

Gruß
Daniel

Moin

die Lösung wurden. Das Problem war, dass ich immer den gesamten Speicher des FIFO ausgelesen und daran dann das Decimate 1D-Array angeschlossen habe (so wird es auch in den LabVIEW-Beispielen gemacht). Problematisch wird das Ganze wohl dann, wenn ich kein ganzzahliges Vielfaches der Anzahl der einzulesenden Kanäle aus dem Speicher hole ... dann scheint die Zuordnung beim nächsten durchlauf nicht mehr zu passen. Ich habe mein VI jetzt so modifiziert, dass es nur noch ganzzahlige Vielfache auslesen kann ... und das funktioniert bisher ganz gut.

Gruß
Daniel