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Restdaten im FIFO -> Falsche Anzeige - Dracotin - 11.01.2013 16:13
Hallo,
ich muss im Rahmen meiner Bacheorarbeit eine Triggerung schreiben, um parallel mit DAQ und cRIO ein Signal auf zu nehmen.
Zuerst muss man eine Frequenz eingeben, mit der man abtasten möchte. Beim Start wird ein Impuls ausgelöst (der an das NI9263 geschickt wird), welcher die beiden dann später zeitgleich starten lassen soll, was ich haber hier noch nicht implimentiert habe, im Moment werden einfach nur die Daten die am cRIO an kommen in einen FIFO geschrieben und wieder abgerufen. Der Impuls wird über den Channel 2 des NI9205 aufgenommen. Das Signal am Channel 0 des NI9205.
Das funktioniert auch relativ gut mit einem Digitalsignal. Mit einem Sinussignal macht er manchmal garnichts manchmal wird die Amplitude immer Größer und manchmal geht es auch. Das gleiche tritt dann auch am DAQ auf, aber das ist eine andere Sache.
Meine eigentliche Frage ist, warum sind immer Restdaten im FIFO welche beim Start dann Anzeigefehler verursachen? Das Signal was man vorher aufgenommen hat, wird dann in extrem gesteckter Form angezeigt. (Siehe Bild)
Ich habe schon das FPGA umgeschrieben, dass der das FIFO leert aber auch das war erfolglos.
Ich habe die Dateien angehängt, womit es an sich funktioniert, wo nur eben dieser Fehler mit den Restdaten auftritt. Auf dem Bild steht zwar verbleibende Elemente 0, aber es sind direkt nach dem Start noch einige Vorhanden.
Die FIFO Größen sind auf 100 für den Haupt "FIFO" und 10 für den "FIFO Start Messung" gesetzt.
Wäre super, wenn jemand eine Idee hätte...
Vielen Dank
Draco
RE: Restdaten im FIFO -> Falsche Anzeige - Dracotin - 15.01.2013 12:21
Niemand eine Idee? Konnte es bisher noch immer nicht lösen.