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Slice LUTs am limit - serge_franke - 05.09.2018 11:43
Hallo zusammen
Ich arbeite gerade an einem FPGA vi und habe nun das problem, dass ich die zur Verfügung stehenden Ressourcen des Chassis überschreite (siehe Anhang)
Ich will jetzt (noch) gar nicht in die details meines codes gehen, es geht mir mehr um das grundsätzliche Verständnis wie ich in dieses Limit reinlaufe bzw. wie ich meinen code grundsätzlich optimieren kann.
Diese Slice LUTs sind Lookuptables welche inputs auf jeweilige outputs mappen (soweit ich das verstanden habe).
Bei mir sind nun vor allem die Ressourcen dieser Slice LUTs kritisch, die anderen sind gemäss auflistung in einem mehr oder weniger entpsannten bereicht.
Kann mir jemand grunsätzliche tipps geben, auf was ich in meinem code achten muss? Verhindern von case-verschachtelungen und dergleichen? Oder wie sollte ich vorgehen, wenn ich in ressourcenprobleme reinlaufe?
Ich arbeite mit einem NI 9149 Chassis
danke für eure rückmeldung
Serge
RE: Slice LUTs am limit - jg - 05.09.2018 14:33
Du zeigst uns keinerlei Code, nur einen Screenshot aus der FPGA Kompilierungsphase, vermutest nur, dass deine Mappings für dein Resourcenproblem verantwortlich sind, und erwartest jetzt detaillierte Verbessungsvorschläge?
Hast du dich schon mit den FPGA Kapiteln aus den cRIO Developer Guide beschäftigt? Und/oder der Selbst-Lern Kurs zu FPGA durchgearbeitet (unter der Annahme, dass du einen gültigen SSP-Vertrag besitzt)?
Ansonsten Code hochladen.
Gruß, Jens