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FPGA Counter mit 40MHz Takt - Stephan235 - 18.09.2020 09:44
Hallo zusammen,
mittels Drittanbieter-IP habe ich auf FPGA-Ebene (cRIO-9045) einn CLIP hinzugefügt (VHDL-Code für die Kompilierung in das FPGA-Zielsystem).
Dabei geht es um einen Counter, welcher mit der Onboard-Clock 40Mhz hochzählen soll.
In meinem Beispiel läuft die Schleife mit der Onboard Clock, aber der Eingang "Counter_test\clk_50Mhz" toggelt nicht im 40MHz Takt.
Kann mir jemand bei diesem Problem helfen?
Vielen Dank im Voraus!
RE: FPGA Counter mit 40MHz Takt - GerdW - 18.09.2020 09:50
Hallo Stephan,
Zitat:Kann mir jemand bei diesem Problem helfen?Ich vermute, das Problem liegt in deinem Code. Da musst du mal debuggen!
(Was genau erwartest du bei einer Informationslage wie nach deiner Message?)
Zitat:mittels Drittanbieter-IP habe ich auf FPGA-Ebene (cRIO-9045) einn CLIP hinzugefügt (VHDL-Code für die Kompilierung in das FPGA-Zielsystem).Wozu benötigst du da einen CLIP?
Dabei geht es um einen Counter, welcher mit der Onboard-Clock 40Mhz hochzählen soll.
Das kann LabVIEW auch allein erstellen…
Zitat:In meinem Beispiel läuft die Schleife mit der Onboard Clock, aber der Eingang "Counter_test\clk_50Mhz" toggelt nicht im 40MHz Takt.Das könnte am falschen Namen liegen, dass der clk_50MHz-Eingang nicht das tut, was von ihm erwartet wird!
RE: FPGA Counter mit 40MHz Takt - Stephan235 - 21.09.2020 10:30
Hallo Gerd,
danke für deine Antwort.
Den CLIP benötige ich nicht zwingend. Dieses Beispiel habe ich einfach ausgewählt,
da ich die Einbindung von VHDL-Code noch nie gemacht habe und es gern ausprobieren möchte.
Die Benennung des Eingangs ist hier unpassend, aber für die Funktionalität nicht relevant.
Ich suche zurzeit eine Lösung, dass dieser Eingang mit der 40 MHz Onboard Clock toggelt.
Mit der aktuellen Umsetzung sehe ich am Ausgang des DIO-Moduls aber nur 20 MHz.
Als Anhang habe ich zur Vollständigkeit auch den VHDL-Code beigefügt.
RE: FPGA Counter mit 40MHz Takt - GerdW - 21.09.2020 10:53
Hallo Stephan,
zum VHDL kann ich nicht viel beitragen, aber etwas zum FPGA-VI:
- Warum kein NOT statt des Select-RubeGoldbergs?
- Was passiert, wenn der Ausgang des CLIPs über ein weiteres Schieberegister an den DO weitergeleitet wird? (Pipelining!)
RE: FPGA Counter mit 40MHz Takt - Martin.Henz - 21.09.2020 13:48
(21.09.2020 10:30 )Stephan235 schrieb: Ich suche zurzeit eine Lösung, dass dieser Eingang mit der 40 MHz Onboard Clock toggelt.
Mit der aktuellen Umsetzung sehe ich am Ausgang des DIO-Moduls aber nur 20 MHz.
Wenn ich mich nicht komplett irre, dann macht der Code exakt das, was er tun soll. Er zählt jeden zweiten Takt und du siehst dann die halbe Taktfrequenz von 20MHz. Zum ersten Satz: Das geht nicht.
RE: FPGA Counter mit 40MHz Takt - jg - 21.09.2020 14:41
(21.09.2020 13:48 )Martin.Henz schrieb:(21.09.2020 10:30 )Stephan235 schrieb: Ich suche zurzeit eine Lösung, dass dieser Eingang mit der 40 MHz Onboard Clock toggelt.
Mit der aktuellen Umsetzung sehe ich am Ausgang des DIO-Moduls aber nur 20 MHz.
Wenn ich mich nicht komplett irre, dann macht der Code exakt das, was er tun soll. Er zählt jeden zweiten Takt und du siehst dann die halbe Taktfrequenz von 20MHz. Zum ersten Satz: Das geht nicht.
Dem kann ich nur zustimmen, 1 Takt ist der Ausgang High, 1 Takt ist der Low. Die Frequenz des Ausgabesignals ist somit 20 Mhz.
Gruß, Jens