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Problem mit RT-FIFO - Benjamin84 - 25.06.2008 12:30
Hallo,
ich will Daten von einer Schleife in die nächste über ein RT-FIFO übertragen leider klappt es nicht. Vielleicht sieht jemand meinen Fehler, ich habe mein vi mit der entsprechenden Stellen als foto angehangen. Das zweite Bild ist die Fortsetzung des Ersten.
Vielen Dank
[attachment=13127][attachment=13128]
Problem mit RT-FIFO - cb - 25.06.2008 20:29
' schrieb:Hallo,
ich will Daten von einer Schleife in die nächste über ein RT-FIFO übertragen leider klappt es nicht. Vielleicht sieht jemand meinen Fehler, ich habe mein vi mit der entsprechenden Stellen als foto angehangen. Das zweite Bild ist die Fortsetzung des Ersten.
Vielen Dank
[attachment=40421:fifo1.jpg][attachment=40422:fifo2.jpg]
wenn nix rauskommt ist auch nix drin ...
das Einfügen ist in einer Case Strunktur, ich tippe mal darauf, dass ein Case aufgerufen wird, in dem KEIN Einfügen ist ...
Problem mit RT-FIFO - Benjamin84 - 26.06.2008 08:09
Aber in dem Case habe ich ja die "RT FIFO schreiben" Funktion eingebaut. Der Case wird auch aufgerufen das mit die Anzeige die die in dem Case ist was anzeigt. Aber irgendwie werden die Werte nicht in den FIFO geschrieben.
Problem mit RT-FIFO - piwi22 - 30.06.2008 13:06
Da gibt es bei den Beispielen eins, dass nennt sich RT FIFO Comunication oder so. Dort sind die FIFO Blöcke in den Schleifen mit Schieberegistern ausgestattet.
Vielleicht hilft dir das weiter.
Habe aber mit der gleichen Sache etwas Probleme.
Problem mit RT-FIFO - cb - 01.07.2008 10:11
ich mach das immer so:
ich hole immer eine feste Anzahl von Werten aus dem FIFO ab. Das FPGA-VI signalisiert durch einen Interrupt, dass jetzt genug Daten zum Abholen bereit liegen, quasi genau so wie bei einer cont. buffered Accquisition bei DAQmx:
[attachment=13222]
[attachment=13223]
(Ausschnitt aus einem SubVI im FPGA-Main-VI)
die Anzahl der Werte "vereinbare" ich zur Laufzeit mit dem FPGA-VI, einfach in dem ich das Control "Samples" mit der Anzahl der Werte beschreibe, die ich in einem Block abholen will ...
Das "FPGA-FIFO-Write" Sub-VI liegt zusätzlich noch in einer Case-Struktur damit ich das Schreiben in den FIFO zur Laufzeit durch Setzen des Controls "send" de-/aktivieren kann - in dem Beispiel wird das Senden im RT-VI nur einmal vor der While-Schleife aktiviert ...