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Unterschiedliche Abtastfrequenzen bei Period Measurement und Scale Period



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15.10.2012, 07:18 (Dieser Beitrag wurde zuletzt bearbeitet: 15.10.2012 07:23 von Schü.)
Beitrag #1

Schü Offline
LVF-Gelegenheitsschreiber
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2010 Student, 2010, 2012 SP1
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08427
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Unterschiedliche Abtastfrequenzen bei Period Measurement und Scale Period
Einen guten Morgen alle miteinander,

da ich bei meiner Diplomarbeit die Frequenz eines unbekannten (vorerst Sinussignals) ermitteln muss, habe ich für mein FPGA-VI das FPGA Express-VI "Period Measurement" genommen. Die Schleife in der sich diese Operation befindet ist mit 50kHz getaktet.
Um mir nun die Frequenz anzeigen zu lassen, habe ich im RT-VI die Funktion "Scale Period" verwendet. An den Eingang "sample rate (S/s)" hatte ich zunächst meine 50kHz angelegt, da ich ja damit abgetastet habe.
Nach mehreren Testmessungen stellte ich fest, dass die im VI ausgegebene Frequenz immer um den Faktor 1,075 erhöht war. Worauf hin ich die sample-rate auf 46512Hz stellte und nun bekomme ich die richtige Eingangsfrequenz angezeigt.

Ich weiß zwar wie ich das Problem beheben kann, allerdings kann ich mir nicht erklären was das Problem überhaupt auslöst bzw. wie dieser "Skalierungs-"Faktor zustande kommt.

Verwendet wird ein cRIO 9074 mit einem NI 9234 Eingangsmodul.

Sollten noch Bilder der VIs benötigt werden lade ich sie sofort hoch, wenn mein Arbeitsrechner wieder aus dem Wochenende kommt.

Danke schonmal fürs Lesen und eure Hinweise.
Beste Grüße vom Schü
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03.11.2012, 11:03
Beitrag #2

jg Offline
CLA & CLED
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RE: Unterschiedliche Abtastfrequenzen bei Period Measurement und Scale Period
Ist zwar schon etwas her, aber trotzdem:

1) Ja, Screenshots oder noch besser VIs wären hilfreich.

2) Dir ist hoffentlich klar, dass 50 kHz keine der "nativen" Datenerfassungsraten eines 9234 ist. Wenn du mit der internen Zeitbasis des 9234 arbeitest, dann sind die erlaubten Datenraten 51.2 kHz, 25.6 kHz, 17.066 kHz, etc. etc.
siehe z.B. hier:
http://zone.ni.com/reference/en-XX/help/...ck_source/
Es mag dann auch keine gute Idee sein, beim Auslesen per FPGA von dieser interne Rate abzuweichen:
http://zone.ni.com/reference/en-XX/help/...ding_data/

Gruß, Jens

Wer die erhabene Weisheit der Mathematik tadelt, nährt sich von Verwirrung. (Leonardo da Vinci)

!! BITTE !! stellt mir keine Fragen über PM, dafür ist das Forum da - andere haben vielleicht auch Interesse an der Antwort!

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