Verbindung zum RT-Zielsystem bricht ab

Also ich habe heute mal all eure Vorschläge umgesetzt und das Verhalten ist leider gleich geblieben .
Im DSM habe ich dann auch mal die Prozessorlast über den Programmverlauf beobachtet. Während der Verteilungsphase vor dem Programmstart steigt die Prozessorlast für einen kurzen Augenblich auf 100%, wenn das Programm dann läuft pendelt sie sich bei einem Wert um die 22 ein.
Wenn ich mir den Verlauf im Debug-Mode anschaue dann läuft das Programm eigentlich ganz normal durch, bis es zur Abfrage der Werte aus der DMA-FIFO kommt. Ab hier bricht die Verbindung zum RT-Zielsystem ab.
Ich habe daraufhin auch mal etwas an der FIFO-Größe herumgespielt (verkleinert und vergrößert) aber das führte auch nicht zum Erfolg. Ich denke dennoch, dass der Fehler bei der FIFO zu suchen ist.

@Christian:
Könntest du bitte mal kurz erklären, wie ich ausrechne ob die RT FIFO enabled Variablen in den Speicher des 9074 passen?

Durch das Interleaving füttere ich die DMA-FIFO ja mit einem Array aus U32-Elementen. Die FIFO habe ich auch für U32-Elemente konfiguriert, könnte es sein dass hieraus ein Konflikt erwächst? Immerhin erwartet die FIFO ja U32-Elemente und kein Array, was meint ihr?

Viele Grüße
Nico