|
100% CPU-Auslastung, trotz Wartezeit?
Hi zusammen,
ich übertrage über ein DMA-FIFO Werte vom FPGA an die RT-Anwendung.
Im FPGA schreibe ich die Werte mit 1 kHz in den FIFO, im RT-System lese ich sie ungebremst in einer Schleife aus und zwar immer 50 Werte auf einmal (über FIFO.Read).
Die CPU-Auslastung steigt hier auf 100%
Stelle ich eine zusätzliche Wartezeit von z.B. 40 ms ein, sinkt die CPU-Auslastung deutlich, aber ohne, dass der FIFO voll läuft. Auch wenn die Wartezeit "Warten (ms)" nach FIFO.Read aufgerufen wird (per Datenfluss eindeutig festgelegt).
Ich habe angenommen "FIFO.Read" wartet so lange, bis 50 Werte im FIFO sind und macht dann mit dem Ablauf weiter. Aufgrund dieser Wartezeit habe ich eine geringe CPU-Auslastung erwartet.
Aber FIFO.Read scheint nicht wirklich zu warten.
Wieso steigt die CPU-Auslastung auf 100%, wenn die Einleseschleife, in der FIFO.Read aufgerufen wird, ungebremst läuft?
|
