' schrieb:ich habe die Größe aktuell auf 1023 Elemente gesetzt.
Naja, je mehr je besser. Aber gleich das zwanzigfache?
Zitat:Daher ist die vorgeschlagene, feste Verzögerung von 50 ms, schlecht.
Das sehe ich genau so.
Die nächste Frage, die sich mir stellt: Warum interessiert dich eigentlich die "CPU-Auslastung"? Aus deinem Ansinnen müsste ich schließen, dass das FPGA-Programm in einem Simulator läuft - und der macht genau das, was das FPGA auch macht: kontinuierlich laufen. Das ist auf der einen Seite zwar gut so, hat aber den dummen Seiteneffekt, dass der Simulator die CPU-Last, die es auf FPGA eigentlich gar nicht gibt, hochschraubt - was rückwärts sich natürlich auf parallele Prozesse auswirken könnte - was es im FPGA aber auch gar nicht gibt. Sehe ich das richtig?
Würde das mit dem Simulator so stimmen, wie ich mir das ausgedacht habe, dann ist das mit der CPU-Auslastung und den Folgen darauf aber ein Problem der Testumgebung, nicht des Zielsystems. In diesem Fall würde ich eine Wartezeit integrieren, mit der die CPU-Auslastung auf z.B. 50% zurückgeht. Das sollte für die Testumgebung ausreichend sein, schadet im Zielsystem aber wohl nichts.
