Signal erstellen und gleichzeitig Regeln?

Hi,

- Generell geht das, zwei Schleifen auf einem FPGA unabhängig voneinander laufen zu lassen. In Deinem ERSTEN Screenshot wartet die zweite Schleife aber auf die Ausgabe von der ersten und wird daher nur einmal gestartet werden bzw. keine synchronisierten Daten bekommen.

- Ob die Datenübergabe mit einem Memoryblock schnell genug klappt, wage ich zu bezweifeln, so wegen Arbitrierung. Wie gesagt, ich hab's noch nicht gemacht, würde aber über eine globale Variable gehen (ist im BD in der Structures-Palette zu finden und laut NI auf FPGAs schneller als die Nutzung von Lokalen Variablen) - siehe Anhang. Screenshot ist aus Standard LV, nicht aus dem FPGA-Modul, daher nicht wundern,w enn bei Dir da weniger drins teht.

- Wegen PID: Schau mal, ob du den Ausgang nicht auf "Gleiches Zahlenformat wie der Eingang" stellen kannst - geht zumindest bei allen anderen FPGA-"Express-VIs"...

- Bzgl. Array und so: Array würde ich sein lassen, es sei denn, du initialisierst das vorher und das braucht dann wieder Speicher. Daher vielleicht das angehängte Split/Joint-Number versuchen, logischerwesie zweimal hintereinander.

Grüße,

ch