Fragen zu DMA FIFO

Jetzt bin ich verwirrt,

den von mir angelegte FIFO im Projekt unter FPGA hab ich 32 Elemente groß gemacht,
das FPGA VI wird alle 10 ms ausgeführt.
Auf dem Host VI, das auf dem cRio läuft, hab ich mittels eines Methoden Knotens und
der Option Konfigurieren die "Tiefe" auf 3200 festgelegt.
Nun lese ich den FIFO periodisch aus mittels zweier While Schleifen. Die äußere Schleife
ist mit 1000 ms getaktet, die innere Schleife ließt je 32 Elemente solange, bis der FIFO leer ist.
Und die Schleife die den FIFO ausließt wird 100 mal ausgeführt, ließt also 3200 Elemente!