Eingänge mit verschiedenen Abtastfrequenzen in FIFOs schreiben

Dein Ansatz im FPGA ist nicht Single Point, von daher gibt es im gezeigten Screenshot kein Problem. Der Unterschied zwischen Single Point Verarbeitung und Blockverarbeitung ist eher auf der RT respektive Host-Seite relevant. Dort spielt es eine Rolle ob du versuchst 20000 Werte je Sekunde einzeln zu verarbeiten oder in größeren Blöcken als Array.
Hinsichtlich des Timings musst du nur ein Wait Multiple (Metronom) mit 50 µs platzieren. Dann wird deine Schleife mit den IOs und dem FIFO entsprechend abgearbeitet, vorrausgesetzt du hast keine andere Sachen platziert die dies verhindern.
Im Allgemeinen wäre Quellcode bzw. Screenshots bei denen man mehr sieht nicht schlecht. Jetzt kann man immer nur nen sehr kleinen Ausschnitt sehen und viele Aussagen sind daher dann auch Spekulation.