Eingänge mit verschiedenen Abtastfrequenzen in FIFOs schreiben

Hallo nochmal,

FPGA: Du hast nun auf beiden FIFOs FXP als Datentyp. OK. Evtll ist es noch sinnvoll sich den genauen Datentyp des FXP anzuschauen, damit keine Genauigkeit verloren geht: Wenn du zum Bsp. für die FIFO einen FXP +-10,5 eingestellt hast, dann geht dir eine Menge beim Transfer flöten weil die Daten auf FPGA-Seite beim BuildArray FXP +-20,5 sind. Achte also darauf das die Datentypen der FIFO zu den FPGA-Werten passt. (das kann man aus deinen VIs nicht genau sehen, weil die Definition der FIFO im ProjektExplorer liegt)

Host: Du hast noch immer ziemlich wenig Elemente als Puffergröße definiert. (Genau 11*400*3=13200 Elemente) Das reicht noch lange nicht für 1s zwischenpuffern, sollte aber schon funktionieren.
Der Hauptfehler liegt beim Auslesen (schnelle Schleife): Du musst (wie in meinem vorherigen Post beschrieben) 1/10 der Elemente lesen, die pro Sekunde erzeugt werden. Du erzeugst 20kHz pro Kanal. Das macht bei 11 Kanälen 220000 Werte pro Sekunde! Du musst also 22000 Werte pro SDL auslesen, wenn dein Timing 100ms beträgt. Da du nur 11*400*3Werte (13200) ausließt, läuft dir wahrscheinlich auch hier der Puffer voll.

Gutes Gelingen weiterhin.
Gruß