Eingänge mit verschiedenen Abtastfrequenzen in FIFOs schreiben

Kurzer Grundlagenkurs DMA-FIFOS:

DMA-FIFOS die zwischen FPGA und RT Daten austauschen bestehen aus 2 Teilen. Dem FPGA Teil, konfigurierbar unter dem FPGA-Target, und dem RT Teil, konfigurierbar über den Eigenschaftsknoten Configure.
Der FPGA Teil ist limitiert durch deine Ressourcen auf dem FPGA und der RT-Teil durch den RAM des cRIO.
Wenn du jetzt Daten in den DMA schreibst, auf FPGA Seite, erfolgt der Transfer in den RT-Teil automatisch. D.h. dein FIFO läuft typischerweise erst über wenn die RT-Seite voll ist.

Für deine Konfiguration bedeutet das folgendes:

- FPGA Seite des FIFOs war so bisher in Ordnung da ausreichend groß
- RT Seite war einfach viel zu klein

Also erhöhe bitte die Größe des FIFOs im RT-Teil und lass den FPGA Teil wie er war! Da du jetzt in deinem Code z.b. exakt gleich viel Elemente angefragt hast wie der RT Teil des FIFOs groß war kam die Funktion erst mit Daten zurück wenn der RT Teil auch voll war. Du hast dann zwar den FPGA Teil noch als Puffer aber das kann sehr schnell auch problematisch werden.

Deine konfigurierten Größen im FPGA gehen einfach nicht weil dafür garnicht genug Ressourcen vorhanden sind.