Wenn man die Eingänge am Reshape Array vertauscht und zusätzlich noch die Einstellung data layout des TMDS Write Feldes auf interleaved stellt fallen die ständigen "gezackten " Werte weg.
Merkwürdig nur warum es hier
http://www.ni.com/white-paper/11198/de/#toc5 anders funktionieren sollte.
Füge ich nun wieder eine Uhr ein zum zählen der Zeit im FPGA.vi und erweitere um einen Kanal im Host.vi , kommt ein sehr steig nach unten Fallender Graph für die Zeit heraus? (siehe Anhang)
Warum sinkt hier die Zeit?
