Probleme beim erzeugen der Intermediate Files

Hallo Boggy,

auch ich muss sagen, nicht schlecht!

Gerd hat ja schon viele Kleinigkeiten kritisiert, denen kann ich nur zustimmen. Ich nehme mal an, vieles stammt noch aus der Testphase (z.B. die unnötigen doppelten Loops).

Dein "kein Speicher" Problem kann ich leider nur bestätigen. Ich befürchte, der Tipp mit Speicher-Aufrüsten bringt da auch nicht viel, solange die Xilinx Tools unter Windows noch 32bit sind.

Dafür habe ich mir ein wenig Arbeit gemacht, und schrittweise die Ursachen des Speicherproblems eingegrenzt.
Diese sind:
- der riesige DMA Host->Target FIFO: ein Array mit 26880 Boolean Elemente!
- das riesige Boolean-Array im FPGA, auf dessen Elemente du auch noch in 2 verschiedenen SCTL parallel und dynamisch zugreifen willst.

Das bringt den armen kleinen FPGA im myRIO zum Überlauf.

Meine Empfehlung:
-FIFO kleiner machen und Daten in Blöcken an den FPGA übertragen.
-Block-Memory anstatt Boolean-Array verwenden.

Als erster Verbesserungsschritt, der auch wieder kompilierbar ist, kommt dann das hier raus:

  Kugeldisplay_JG.zip (Größe: 1,61 MB / Downloads: 212)

Ich hoffe, ich habe beim Auflösen der SubVIs und Zusammenfassen in weniger SCTLs keinen Copy-Paste Fehler gemacht.

Gruß, Jens