Real Time, mehrere Ports, Problem

(31.03.2014 11:07 )Hattorii schrieb:  Aber die 0,8 Sekunden Wartezeit sind doch zwecks serieller Abarbeitung notwendig, oder? Oder habe ich da was falsch gemacht.

Nochmal: Die Gesamtzyklus-Zeit, bis du wieder bei Port 1 bist, beträgt aktuell 6,4 Sekunden, da du in deiner State-Machine stur durch die 8 programmierten Ports durchgehst. Das Lesen im FPGA geschieht eigentlich immer, solange du kein neues Kommando schickst. Die Wartezeit ist parallel zu deiner Write/Read Anordnung, wird somit parallel ausgeführt. Nach Senden eines Kommandos gehst du sofort in den Versuch, Daten zu lesen. Das ist aber eigentlich nicht schlimm, da der FIFO dir die Daten puffern sollte und du in jedem 0,8s Zyklus den Puffer auch immer komplett leerst.

(31.03.2014 11:07 )Hattorii schrieb:  Kann es sein, dass das FIFO schneller vollgeschrieben wird als es ausgelesen wird und dass so beim Übersenden der Befehle die Port-Zuordnung nicht stimmt? Denn manchmal werden die Befehle über den falschen Port gesendet so dass z.B. das Gerät K02 gestartet wird statt H01.

FIFO voll, ich bezweifle es. Deine Sende-Kommandos sind ca. 50 Byte lang.

Falsche Zuordnung, schwierig zu debuggen ohne echte Hardware. Du könntest natürlich den Sendeteil umbauen und genauso wie beim Read ebenfalls den Port bei jedem Byte mit übertragen. Dann hast du gar keine Probleme. Der Write-Teil könnte dann in etwa so aussehen:
   

(31.03.2014 11:07 )Hattorii schrieb:  Die Größe der FIFO`s: Requested Number of Elements: 1023, Actual Number auch 1023 (also schon voll?).

Nein, das ist ja nur der Konfigurationsdialog. Nicht jede Größe kann eingestellt werden, deshalb ist "Actual Number" >= "Requested Number".

Gruß, Jens