Real Time, mehrere Ports, Problem

Hallo Hattorii,

du hast noch einen heftigen Bug im FPGA.vi: Deine Port-Init-Casestrukturen werden nur genau einmal zum Start des FPGA.vi aufgerufen! Du hast dummerweise innerhalb deiner While-Loop andere endlos laufende While-Loops: was bedeutet das wohl für die Iterationen der äußeren Loop?
Im RT-VI der gleiche heftige Bug: du schreibst in einer ungebremsten endlos laufenden While-Loop Daten in deinen FIFO - und wunderst dich, wenn dieser überläuft…
Was soll dieser Quatsch mit endlos laufenden Schleifen innerhalb von endlos laufenden Schleifen? Von welchem NI-Beispiel-VI hast du sowas gelernt?


Pack doch bitte Write-Loop, Read-Loop und Init-Loop im FPGA in parallele Loops! Das gleiche gilt für den RT-Host…

Im RT-VI schreibst du jeweils U16-Arrays in den FIFO, im FPGA liest du diese Arrays aber einzelwertweise aus. Bei längeren Strings schreibst du also (im FPGA) so schnell wie möglich in die seriellen Ports - ich weiß wirklich nicht, ob die das mögen…

Es gibt doch eigentlich für alle Module entsprechende Beispiel-VIs, sicherlich (und gerade) für deine Module mit den seriellen Ports. Wie wird das da eigentlich gehandhabt?