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CPU Last steigt langsam -> Konzeptfehler?
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12.05.2014, 15:39
(Dieser Beitrag wurde zuletzt bearbeitet: 12.05.2014 15:41 von GerdW.)
 Beitrag #9 |
GerdW
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RE: CPU Last steigt langsam -> Konzeptfehler?
Hallo Ben,
- Du definierst deinen RT-FIFO mit "9000 Elemente pro Array", liest aber aus dem FPGA-FIFO nur Datenblöcke knapp über 900 Elemente. Warum diese Verschwendung an Speicher? Hilfe zur Funktion lesen!
- Ersetze die Arrays variabler Größe durch Arrays fester Größe in deiner unteren Schleife. Es gibt keinen Grund, Daten von "mehreren Tagen" im Speicher zu halten…
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RE: CPU Last steigt langsam -> Konzeptfehler? - GerdW - 12.05.2014 15:39
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CPU Last steigt langsam -> Konzeptfehler?
