Gating von DAQ Hardware (hier: Sample Trigger)

Ok, diese settling time beschreibt ja quasi wie "schnell" der ADC bei welcher Präzision misst (davon ausgehend, dass sich der analoge Wert von einem sample zum nächsten stark ändert). Im Falle einer 6321-Karte könnte man also bis 140kS/s mit 1 LSB Genauigkeit messen - 250kS/s ist als maximale Samplerate angegeben, also klingt das halbwegs plausibel.

Ich wollte allerdings wissen, wie die Messung eines einzelnen samples genau getimet wird. Ich gehe davon aus, dass der ADC beim sample-trigger-Puls angeschmissen wird und das Signal integriert (also "settlet") bis der nächste sample-trigger-Puls kommt (stimmt das?). Dazwischen muss es doch sicher eine (kurze) Auslese-/Umschalt-/Totzeit oder was auch immer geben...
Das wäre alles irrelevant, wenn das Signal, das man samplen will, eine geringere Bandbreite als die Samplingrate hätte. In meinem Fall trifft das aber nicht zu. Das Signal besteht aus quasi-konstanten Pegeln (Plateaus), die sich alle 100µs rapide und zufällig ändern (was zu messen gilt). Die Änderung nimmt nur <20µs des 100µs-Intervalls in Anspruch und dieser kurze Bereich darf beim samplen nicht mitintegriert werden, weil es die Messung des Plateaus (in den restlichen >80µs) unvorhersagbar verfälschen würde. Zum zu messenden Signal gibt es ein synchrones 10kHz Triggersignal (250ns Pulse), das ich hier als sample-clock benutzen würde. Allerdings wäre es erforderlich, eine Totzeit o.ä. zwischen den sample-clock-Pulsen einzuführen, in der der ADC nicht integrieren darf (eben eine Art gegatete Messung) - bloß den Trigger relativ zum Signal zeitlich zu verschieben reicht nicht aus. Am sinnvollsten wäre es, z.B. eine zeitlich verschobene Replik des Triggersignals als "ADC-stop" zu nutzen (während ein sample-clock-Puls ja den "ADC-start" gibt), aber so eine Funktion ist mir nicht bekannt...