Timing Probleme cRIO

Deine Aussage mit dem Abarbeitungspfad gilt für Single Cylce Timed Loops (SCTL), die verwendest du ja gar nicht. Das kann es jetzt nicht sein. Was spukt denn die Info "Investigate Timing Violation" aus?

Dann muss ich dich gleich enttäuschen, eine 20 kHz Derived FPGA Clock wirst du beim 9074 nicht hinbekommen. Die Base-Clock ist 40 MHz, der größte mögliche Teiler ist 16, somit kommst du auf minimal 2,4 MHz.

Auslastung FPGA bezieht sich immer auf die Resourcen, diese Information bekommst du am Ende des Kompilier-Vorgangs. Wenn der Bitfile am Ende in den FPGA passt und läuft, dann ist alles gut. Im Gegensatz zu einem "normalen" Computer gibt es sowas wie CPU oder RAM Auslastung nicht.

Gruß, Jens