Bedienung Steuerung FPGA => DMA => RT(myRIO)

Ich habe jetzt für mich eine Lösung gefunden. Ob die generell das Problem behebt oder nur in meinem Fall kann ich nicht sagen.

Und zwar stoppe ich nun den FIFO, lese dann in einer While-Schleife bis keine Werte mehr übrig sind und starte den FIFO wieder. Ab dem Punkt sind die Daten immer in gleicher Reihenfolge. (Achte darauf dass kein Überlauf entsteht bis zum Auslesen der Daten, also direkt vorher platzieren)

Eigentlich eine simple Lösung, ich habe vorher es mit zwei read methoden versucht (die erste liest 1 Element, die zweite die Anzahl der übrigen aus dem Ersten), jedoch blieben nach dem zweiten read immer noch Elemente übrig (???).