Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen

Baumstrukturmodus | Linearer Modus

Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen

Wenn dein Problem oder deine Frage geklärt worden ist, markiere den Beitrag als "Lösung",
indem du auf den "Lösung" Button rechts unter dem entsprechenden Beitrag klickst. Vielen Dank!

17.06.2015, 12:02

Beitrag #5

Rostra Offline

LVF-Grünschnabel

Beiträge: 31
Registriert seit: Nov 2013

2010
2013
DE

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen

Es ist ein CompactRio.
Also FPGA mit RT.

Im FPGA werden die Daten in den FIFO geschrieben, dann über den DMA übertragen und vom RT lese ich die Daten aus und übergebe diese in meinen Graphen.
Dies soll eben nur in diesen 3ms passieren.
Weisst du was ich mein?
Gleich noch eine Frage hinterher: Die Daten in dem Fifo möchte ich nun in meinem Graphen anzeigen lassen und möchte dass diese auch da bleiben bis der nächste Durchlauf passiert ist. Hast du da auch ne Idee?

Diese Nachricht in einer Antwort zitieren

« Ein Thema zurück | Ein Thema vor »

Nachrichten in diesem Thema

Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - Rostra - 17.06.2015, 10:57

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - jg - 17.06.2015, 11:04

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - Rostra - 17.06.2015, 11:43

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - jg - 17.06.2015, 11:51

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - Rostra - 17.06.2015 12:02

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - jg - 17.06.2015, 12:10

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - Rostra - 17.06.2015, 12:38

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - Rostra - 17.06.2015, 14:53

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - GerdW - 17.06.2015, 19:29

RE: Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen - Rostra - 18.06.2015, 06:17

Möglicherweise verwandte Themen...
Themen		Verfasser	Antworten	Views	Letzter Beitrag
	FPGA FIFO vs. MEMORY	derandyk	1	4.516	30.11.2018 11:42 Letzter Beitrag: GerdW
	16 Kanal AI mit FPGA und DMA FIFO	derandyk	12	12.436	23.11.2018 15:56 Letzter Beitrag: BNT
	FPGA FIFO	Roland	5	7.856	28.05.2018 20:16 Letzter Beitrag: jg
	Langsame Datenübertragung zwischen cRIO9035 und FPGA auf NI9144	tobsen30	2	5.605	01.03.2018 18:37 Letzter Beitrag: tobsen30
	RS485 Kommunikation auf FPGA Basis - cRio	Nullstrom	8	10.588	02.12.2016 08:44 Letzter Beitrag: Nullstrom
	Drehzahlmessung im FPGA über IO	R.Fuertig	9	11.221	03.06.2016 11:22 Letzter Beitrag: GerdW

Gehe zu:

Das Forum für LabVIEW-Entwickler

Kommunikation über DMA zwischen FPGA und RT: FIFO nur für 3 ms füllen