Timeout bei FIFO Speicher

Hallo otto,

- als erste Maßnahme könntest du die Datenrate halbieren, wenn du statt DBL einfach die original FXP-Daten speicherst
- beim Verzicht auf TDMS ersparest du dir weiteres (internes) Dateihandling: TDMS muss nebenbei auch noch Verwaltungsstrukturen befüllen/verwalten. Einfach eine simple Binärdatei speichern: du weißt doch, welche Daten wie darin landen!

Die FXP-Daten auf dem FXP sind wahrscheinlich <32 Bit breit (ein 9205-Modul liefert z.B. 26 Bit breite FXP-Werte). Die kannst du doch bequem als U32 verpacken und auf dem cRIO in eine Binärdatei speichern. Schon bist du auf 7*100k*4=2.7MiB/s runter. (Mit geringfügig mehr Aufwand kann man 7 FXP-Werte zu je 26 Bit (=182 Bit) auch in 6 U32-Werte (=192 Bit) reinpressen, damit würde sich die Datenrate auf 6*4*100k=2.3MiB/s senken.) Da man das dann schon auf dem FPGA macht, benötigt man dafür überhaupt keine Rechenzeit im RT-Host!
Für die Auswertung auf einem PC ist es irrelevant, wenn man einen zusätzlichen Schritt zum Auspacken der Daten einplanen muss: du verringerst auf dem cRIO die Datenrate immerhin um >=50%…

Zitat:Ich habe auch schon überlegt die Daten direkt übers Netzwerk wegzuschieben, aber dadurch wird es ja vermutlich noch langsamer oder?

Das cRIO9082 verfügt über Gigabit-LAN-Schnittstellen: hier bekommst du im Idealfall bis ~100MB/s übertragen!
Und LabVIEW bietet Network-Streams, die für solche Übertragungen gemacht sind: da musst du dich nicht mal selbst um TCP/IP-Handling kümmern!