RS485 Kommunikation auf FPGA Basis - cRio

Also 2.5 MBaud per FPGA sind definitiv möglich, allerdings musst du dazu das Referenzdesign überarbeiten. Das hat nämlich einen gravierenden Mangel für deine angestrebte Baudrate: Es arbeitet durchgehend mit "Wait Ticks", und übersieht dabei, dass z.B. die Abarbeitung der DIOs mind. 1 Tick und die Abarbeitung der Loops einen Overhead von 2 Ticks erzeugt. Bei typischen RS-232 Baudraten von z.B. 19200 fällt das nicht groß ins Gewicht, bei 2.5 MBaud aber schon. Ein Bit entspricht dann bei der typischen FPGA-Clock von 40 MHz gerade mal 16 Ticks, und wenn zu einem Wait von 16 Ticks noch mind. 3 (oder mehr) Ticks hinzukommen, dann erklärt das deine ca. 2 MBaud.

Für ein korrektes Timing brauchst du eigentlich den Loop Timer.

Gruß, Jens