Hallo Heber,
Zitat:3. Neues VI angelegt (nicht im Chassis Reiter)
Wo hast du es angelegt, wenn nicht im "Chassis"-Reiter?
Zitat:Jetzt möchte ich den Eingang unter Chassis --> FPGA Target---> Connector0---> AI0 "einlesen" und mir graphisch anzeigen lassen.
Wenn du auf einen Input, der (nur) im FPGA verfügbar ist, zugreifen willst, musst du ein VI im FPGA-Zweig erstellen und programmieren…
(Alternativ per ScanEngine vom RT-Teil aus den AI0-Wert abfragen…)
Gibt es für die sbRIO keine Beispiel-Projekte, die genau das erläutern? Für cRIO gibt es die…
So sieht ein cRIO-Projekt bei mir aus:
- Im FPGA werden z.B. die Pt100 (M2/RTD) eingelesen. Der FPGA schickt die Messwerte an das RT-VI "cRIO_Main", entweder per FIFO oder per PropertyNode.
- Dort werden die Messwerte verarbeitet etc. Dann schickt das cRIO-RT-VI die Daten an den Host-PC, diesmal über das Netzwerk.
- Der Host-PC führt den "IWF_Logger" aus, um die Daten vom Netzwerk zu empfangen, anzuzeigen und zu speichern…
