Korrekter Aufbau der VI

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Korrekter Aufbau der VI

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19.07.2017, 14:01 (Dieser Beitrag wurde zuletzt bearbeitet: 19.07.2017 14:01 von GerdW.)

Beitrag #22

GerdW

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RE: Korrekter Aufbau der VI

Hallo Heber,

Zitat:Das dürfte ohne Control Design and Simulation schwer werden

Ich würde sagen "schwerer"! Big Grin

Du musst auch noch bedenken, dass der FPGA (neben INT) nur FXP oder SGL unterstützt. Von SGL würde ich aber abraten, da dann massig Platz auf dem FPGA verbraucht wird. Und bei FXP musst du dir Gedanken um Rechengenauigkeit machen - oder gleich auf Integer mit passenden Skalierungen umsteigen…

Zitat:Das heißt die Taktrate sollte optimaler Weise so bei 1µs liegen, was mit einem FPGA auch möglich ist.

1µs sind immerhin 40 Takte der Standardclock - da geht in einer SCTL schon so einiges… Smile

Unterstützen deine IOs diese Taktrate?

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