Case Struktur 2 Schleifendurchläufe verzögert True setzen aber sofort auf False

Hi Bachatero18,

hast du nicht mal etwas schwierigeres? :-)

Vielleicht sollte dich mal irgend jemand vor ein LabVIEW FPGA Projekt setzten, aber nicht den quatsch mit "LabVIEW as usual on FPGA", sondern SCTL(Single-Cycle Timed Loop) ...

Ich beschreibe es per Text, damit es nicht ganz so einfach ist :-)
(ein Bildchen oder VI kann ich immer noch nachreichen)

Schalte in die boolsche Leitung zwei Feedback nodes hintereinander (aus optischen Gründen die Richtung von links nach rechts ändern), dannach folgt ein logisches UND mit der boolschen Leitung aus dem Vergleich (Eingangmesswert > 1.0).

Alternative mit Shift Register:
Shift Register erstellen. Vergleichsergebnis rechts ins Shift Register stopfen, links das Shift Register erweitern. Nicht vergessen links die nun vorhandenen beiden Eingänge des Shift-Registers mit Defaultwerten (False) zu verbinden. Und nun den unteren Ausgang des Shift Registers so wie oben mit logisch UND mit dem Ergebnis des Vergleichs verbinden.
(ähm ... ob das jetzt verständlich ist ...)