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FPGA Failsafe



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09.10.2022, 22:21
Beitrag #3

Roumaen Offline
LVF-Grünschnabel
*


Beiträge: 15
Registriert seit: Jul 2018

15, 18 & 19
2016
DE


Deutschland
RE: FPGA Failsafe
Hallo jg,

das ist mein erstes Projekt mit LV RT bzw. FPGA...ich lerne noch Smile Besten Dank für deinen Input mit dem Watchdog. Um es nochmal zu klären; auf den cRIOs laufen eigene VIs (ich glaube aber erst nachdem sie durch das Main VI auf dem PC gestartet werden). Ein abgeschmiertes, nicht mehr laufendes oder sonst was Haupt VI soll dann von den cRIO VIs durch eine simple Watchdog Integervariable, wie von dir beschrieben erkannt werden - werd ich so umsetzen.

Worum es mir aber auch ging ist, dass ich während der Testen meiner Programme oft die VIs kompiliere und dann direkt per Klick auf das VI im LV-Projectfile ausführe....also nicht über das Main VI. Insbesondere, wenn noch kein Main VI besteht und ich zuerst die cRIO VIs erstellen und testen möchte. Wenn ich da nun das Fenster geschlossen habe oder 'Abort Execution' geklickt habe (habe gerade gelesen, dass das z.B. bad practice ist), liefen auf einmal alle zuvor aktiven Aktoren an den NI9505 (per PWM gesteuert) auf 100% anstatt abzuschalten, wie ich das für sicherer halten würde. Mir ist momentan nicht klar, was ein cRIO Controller macht, wenn man das Frontpanel bzw. die Anwendung einfach so per 'Fenster schließen' oder 'Abort Execution' Button beendet (nachdem man es wie beschrieben per Klick auf das VI ausgeführt hat). Gibt es hier für das cRIO VI auch eine Möglichkeit zu registrieren, ob das Front Panel noch geöffnet ist oder sollte ich ein VI, das auf eine cRIO läuft am besten gar nicht erst direkt ausführen sondern immer über ein Main VI ausführen und beenden?

Danke vorab und schönen Abend noch!

Viele Grüße
Roman
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Nachrichten in diesem Thema
FPGA Failsafe - Roumaen - 08.10.2022, 20:42
RE: FPGA Failsafe - jg - 09.10.2022, 10:02
RE: FPGA Failsafe - Roumaen - 09.10.2022 22:21
RE: FPGA Failsafe - GerdW - 10.10.2022, 07:49
RE: FPGA Failsafe - Roumaen - 17.10.2022, 10:02

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