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FPGA Failsafe



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10.10.2022, 07:49 (Dieser Beitrag wurde zuletzt bearbeitet: 10.10.2022 07:51 von GerdW.)
Beitrag #4

GerdW Offline
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RE: FPGA Failsafe
Hallo Roman,

Zitat:Mir ist momentan nicht klar, was ein cRIO Controller macht, wenn man das Frontpanel bzw. die Anwendung einfach so per 'Fenster schließen' oder 'Abort Execution' Button beendet (nachdem man es wie beschrieben per Klick auf das VI ausgeführt hat).
Er reagiert wie jeder andere Computer: das Programm wird beendet…

Zitat:Gibt es hier für das cRIO VI auch eine Möglichkeit zu registrieren, ob das Front Panel noch geöffnet ist oder sollte ich ein VI, das auf eine cRIO läuft am besten gar nicht erst direkt ausführen sondern immer über ein Main VI ausführen und beenden?
Du scheinst noch nicht verinnerlicht zu haben, wie ein cRIO im Allgemeinen und dein cRIO9073 im Besonderen funktioniert…
Das ist ein "headless" Controller: das Programm darauf läuft OHNE Frontpanel. Das, was du als Frontpanel siehst, stellt dir die LabVIEW-IDE als Debugging-Tool zur Verfügung!

Ein "VI" läuft auf dem cRIO, indem du eine RTEXE erstellst und auf das cRIO deployst. Diese RTEXE wird dann (quasi) direkt nach dem PowerUp des cRIO ausgeführt und läuft idealerweise, bis du das cRIO ausschaltest! Die Kommunikation mit deinem PC erfolgt über Netzwerk-Protokolle wie UDP, TCP, NetworkStreams etc - wie in den Beispielprojekten gezeigt wird…

Zitat:Ein abgeschmiertes, nicht mehr laufendes oder sonst was Haupt VI soll dann von den cRIO VIs durch eine simple Watchdog Integervariable, wie von dir beschrieben erkannt werden - werd ich so umsetzen.
Das funktioniert auf zwei Ebenen:
1. Ebene: Kommunikation zwischen PC und cRIO: die überwachst du im RT-Teil deines cRIO.
2. Ebene: Kommunikation zwischen cRIO udn FPGA: die überwachst du im FPGA…

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FPGA Failsafe - Roumaen - 08.10.2022, 20:42
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