FIFO Benutzung

' schrieb:Haeng das naechste Mal bitte das komplette Projekt an, denn ich seh nix ueber deine DMA Konfiguration...
Deine DMA Groeße am Host kann auf keinen Fall stimmen, denn der FIFO wird am Host automatisch doppelt so groß gewaehlt wie am FPGA eingestellt und das solltest auch einhalten -> d.h. wennst unbedingt den FIFO vergroeßer willst, dann nimm das ganzzahlige vielfache davon...

Als 1. solltest du in deinem FPGA VI ein RS FF einbauen, damit du siehst ob der FIFO ueberlaeuft
Zum anderen koenntest eine While Schleife um den FIFO Block legen und den Ausgang Full an die Schleifenabbruchbedingung haengen (Continue if True).
Des weiteren versteh ich net warum du einen Offset von 65000 dazu zaehlst (wenn du damit vor hattest, auf 32bit zu mappen, dann ist das fehl geschlagen, weil der Ausgang nach wie vor I16 ist)
An der Stelle macht es mehr Sinn 2 AI Werte zusammen zu mappen (mit Join Numbers) und am Host einfach den Rueckweg nehmen (Split Numbers + Konvertierung in I16)
Des weiteren macht es bei dir keinen Sinn, dass du "Stop FIFO" bei der oberen Schleife anschließt, wo du nie sicher stellst ob des ueberhaupt fruchtet. weil du auch unten das Close drinnen hast...
Es reicht, wennst nach einer Schleife die Referenz schließt. Du arbeitest hier net mit OO sodass jede Abzweigung eine eigene Instanz ist...

Zusaetzlich ist deine CPU Last auf 100% weil die Funktion FIFO.Read pollt; d.h. wenn du X Elements anschließt, dann pollt die Funktion so lange, bis der Zeiger auf X steht und gibt dann die Werte zurueck.
Besser ist, wenn du mit einem kleinen Trick arbeitest, dadurch die CPU Last (je nach Timing auf unter 20% bringst), dafuer aber eine "leichte" dynamische Speicherallokierung hast... So wie ich das sehe, laeuft das VI unter Windows, dann ist das unterm Strich eigentlich egal :-)

In der 2ten Schleife hast ueberhaupt kein Timing drinnen...

Danke für eure Antworten.

Ich werde morgen früh wenn ich am Arbeitsplatz bin alles nochmal genau durch lesen und versuche die Tips zu befolgen. Ich ahbe 65000 dazu addiert weil ich beim Anlegen des FIFO mit der Auswahl "Target to Host" nur die Möglichkeit U32 geboten bekomme. Dies bedeutet wohl vorzeichenloser Lon Int. Meine Messwerte sind jedoch auch negativer Natur und zur Übertragung vom FPGA zum Host musste ich mir was einfallen lassen. Ich habe 65000 dazu addiert und beim HOST wieder abgezogen.
Den FIFO habe ich in meinem Projekt mit einer Tiefe von 16388 Byte, oder was das sein mag, angelegt.

Wie meinst du das mit dem doppelt anlegen? Heißt das wenn ich zum Bsp. 10000 Werte auf dem FPGA in den FIFO schreibe und diese auf dem RT-HOST abrufen möchte muss dort eine 20000 bei FIFO.Depth stehen?


Gunni