FIFO Benutzung

Morgen.

Dir erstmal danke freedive für die schnelle Antwort. Das mit der dynamischen Speicherallokierung ist ne echt super Idee. Hat meines Erachtens beträchtlich was gebracht. Das HOST.vi lasse ich aber auf dem RT-HOST laufen. Macht das Unterschiede? Ich dachte da gehört es hin und die Verbindung vom FPGA zum RT-HOST wäre schneller wie vom FPGA zum PC-HOST.

Du hattest mir nen Tip gegeben, ich solle ein RS FF ins FPGA.vi einbauen und ne While-Schleife um den FIFO legen. Ich weiß nicht wie ein RS FF aussieht und wie man ihn benutzt. Wozu dient dieser mir dann?

Ich habe mal vor nem viertel Jahr den Tip bekommen 3 VI's zu schreiben: 1 für FPGA, 1 für RT HOST (um speicherfressende Sachen die der FPGA nicht kann zu bewältigen) und zu guter letzt das PC HOST.vi um den RT Controller zu steuern. Nun habe ich das Problem das selbst wenn es mal so funktioniert das der FIFO ordentlich ausgelesen wird ich diese Datenpakete in ein Array speichern muss. Der RT Controller hat nur 64 MB zur Verfügung, d.h. er kann dies nicht. Meine Daten hole ich mit dem RT HOST.vi ab muss aber diese Pakete auf dem PC HOST in ein Array packen. Gibt es auch hier so ne Art FIFO den ich auf dem RT voll schreibe und auf dem PC HOST wieder auslese? Denn diese Verbindung zw. RT und PC ist ja über Netzwerk.


Gunni

(Hier ist jetzt mein komplettes Projekt angehängt)