FIFO Benutzung

nachdem am fpga unter normalen umstaenden alles innerhalb von x*25ns abgearbeitet ist, hast du wenig chancen einen FIFO ueberlauf durch einfaches auslesen der Status LED des DMA FIFOs mitzubekommen.
Deshalb sollte man sich beim FPGA Programmieren angewoehnen, entweder mit RS FF zu arbeiten, die den Wert so lange speichern bis man diesen quittiert ODER mit synchronous display (an der stelle wuerde ich dir raten ersteres vorzuziehen, weil zweiteres inoffiziell funktioniert aber nicht richtig ausgetestet wurde und du im zweifelsfalle keine ansprueche gegenueber NI stellen kannst :-))
zweiteres ist aber grundsaetzlich ein super feature dass man in vielen vielen lagen im fpga sehr sinnvoll nutzen kann...

anbei ein bsp eines rs ffs

mit dem dma schaffst du je nach anwendung eine best moegliche durchsatzrate von 10MB/s und im Normalfall 3-5MB/sec

auf keinen fall darst shared variablen verwenden :-)
die verbindung zw rt und windows host machst am besten ueber RT FIFOs und priorisierst die schleife in der die FPGA komm implementiert ist als zeitkritisch und die komm schleife mit tcp/ip zum windows host mit normaler prioritaet.

wennst mit der architektur net vertraut bist, dann programmier nur das fpga vi und verwende im anschluss den RT wizard -> hier aufpassen, weil du sicherlich im FPGA (TCL).vi nacharbeiten musst!