FIFO Benutzung

' schrieb:auf keinen fall darst shared variablen verwenden :-)

nur so am rande und bevor ich jetz das Off Topic Flag bekomme
das macht dich richtig sympatisch!
ich hasse die Teile. Das ist der gleiche %"§$% wie Express VIs. Funktioniert wunderbar auf den Demo-Shows, aber wenn man damit arbeiten will stellt man sehr schnell fest, dass das doch nicht so wirklich was taugt ...

' schrieb:mit dem dma schaffst du je nach anwendung eine best moegliche durchsatzrate von 10MB/s und im Normalfall 3-5MB/sec

da ich derjenige war, der vor 3 Monaten den Tip gegeben hat, hab ich mich auch nochmal mit dem Thema beschäftigt.

zu den 100 kHz Sample Rate und DMA hab ich bei NI folgendes Dokument gefunden: Benchmarking Single-Point Performance .... Wenn ich das richtig interpretiere sind 100 kHz per DMA nicht möglich. Ich hab es nachgestellt auf *meinem* cRIO - cRIO 9004 + cRIO 9103 + NI 9215 + NI 9263 - ausprobiert und komme zu dem Ergebnis, dass man einen Datenstrom (U32) von 2 AI Kanälen bis max. 25 kHz sicher auf den RT-Host übertragen kann.

Testaufbau:

   

Ich hab mal - ansatzweise - probiert, ob das evtl. mit IRQs geht: Ich habs nicht mal geschafft, das FPGA VI zu kompilieren. Das liegt vermutlich an der falschen IRQ-Nummer. Der Compile Server läuft ins Leere und kann nur beendet werden, indem man die cmd.exe abschießt = Windows Neustart. Vermutlich hängt sich irgend eine Xilinx exe auf!? Leider hab ich noch keine Doku gefunden, wo drinsteht, welchen IRQ man nun wirklich verwenden kann - nur den Hinweis:

Zitat:Asserts an interrupt on the interrupt line of the FPGA target. Support of interrupts and the number of interrupts available varies according to the FPGA target. Refer to the specific FPGA target hardware documentation for more information.

Zu dem Problem von Gunni:
[aka: mit ner stinknormalen M-Serien Karte im PC hättest du diese Probleme nicht.]
Ich denke du kannst das nur dadurch lösen, dass du die Datenmenge, die zum RT-Host übertragen wird reduzierst. Das kannst du wiederum nur dadurch realisieren, dass du die Funktionen (z.B. FFT?, etc ...?) die du normalerweise auf dem PC-Host ausführen würdest bereits im FPGA implementierst - hoffentlich reichen die Gates

Der RT-Controler den du (wahrscheinlich) verwendest verfügt über einen 200 MHz Prozessor. Das ist nicht besonders schnell und reicht eigentlich genau dafür die TCP/IP Kommunikation zum PC-Host zu verwalten und die Daten vom und zum FPGA zu schaufeln. Ich denke nicht, dass es Sinn macht komplexe und rechenintensive Algorithmen auf dem RT-Host laufen zu lassen.

Ich hab mal mein Projekt angehängt, damit man schauen kann, wovon ich rede:


  crio_test.zip (Größe: 436,16 KB / Downloads: 469)