FPGA VI auf cRIO stoppen, wenn Verbindung zum PC verloren geht

Ich nehme an, dass du, nachdem du PC schreibst nur ein Host VI und ein FPGA VI hast und direkt vom PC das bitfile deployest.

Was du machen kannst ist folgendes (einfachste der einfachen loesungen):

Am FPGA laesst du eine separate schleife laufen, die ein front panel (FP) boolean element auf wertaenderung ueberprueft.
Wenn die wertaenderung innerhalb einer bestimmten Zeit (timeout), nicht auftritt, dann kannst du mittels eines flags (ueber lokale variable, notifier, etc.) der haupt schleife im FPGA einen error signalisieren und dementsprechend in den notbetrieb gehen.

Nachdem das andere VI am Host laeuft musst du mit der schleifenzeit hier ein wenig spielen.
Grundsaetzlich solltest du das lebensbit in eine hoeher priore Schleife (timed loop) laufen lassen. Nachdem der determinismus am PC nicht vorhanden ist, musst du mit den loop werten ein wenig spielen. Als anfangswert kannst du die zeit vom timeout am FPGA durch 2 teilen und das result als timerwert am host VI nehmen.
In der schleife laesst das bit immer toggeln (entsprechend der logik am FPGA, welche ein toggelndes bit erwartet). Wenn das Host VI aussetzt oder die Verbindung verloren geht, bekommt das in dem Fall der FPGA mit und kann entsprechend deiner logik darauf reagieren.


Es gibt auch noch andere moeglichkeiten die weniger codearbeit fuer dich bedeuten, aber weitaus mehr text von meiner seite :-)