FPGA 7813R Vi mit unterschiedlicher Taktrate

Was du machen willst, wird leider nicht funktionieren.

Pkt1. Die SCTL heisst sctl, weil sie in einem cycle ausgefuehrt wird (unabhaengig was du an das DT an die linke seite der nodestruktur anschliesst!. Wenn du in zukunft eine custom derived clock basteln willst mit einer SCTL, dann musst du mit einer case-struktur innerhalb der sctl arbeiten und die X takte zaehlen (pro durchlauf ein takt weil single cycle) und dann beim erreichen der von dir festgelegten custom frquency the entsprechenden case mit der logic abarbeiten und den zaehler zurueck setzen (siehe bild.) z.b. den FPGA extern takten


Pkt2. Der xflow fehler den du bekommst, tritt auf weil es nicht moeglich ist einen IO port (oder line) mit 85MHz zu compilieren. D.h. entweder du findest mit einem weitaus geringeren teiler und einer hoeheren ungenauigkeit ein auskommen, oder du musst dir etwas anderes einfallen lassen