Simulation FPGA VI

Hallo,
ich versuche zur Zeit die Eingänge eines FPGA-VIs mit einem anderen "normalen" VI zu simulieren. Das funktioniert auch bisher recht gut. Doch nun habe ich seltsame Effekte bei der Simulation eines Ports. Der Port wird vom FPGA VI an zwei(!) verschiedenen Stellen ausgelesen. An einer Stelle werden die höherwertigen vier Bits verwendet und an anderer die niederwertigen. Über mein Simulations-VI sollen nun die beiden Nibble unabhängig voneinander hochgezählt werden. Wenn das Maximum erreicht ist soll wieder zum Minimum gesprungen werden usw.(In diesem Fall 0-7). Ich habe hier aber leider den Effekt, dass die beiden Werte, vor allem zu Beginn der Simulation, einen Wert überspringen. (Dies liegt wohl am Simulations VI, da man dort über globale Variablen schon den verlorenen Schritt sehen kann.) Dieser Fehler tritt seltsamerweise nicht auf, wenn ich den Port im FPGA VI nur einmal auslese. Das Simulations VI habe ich teilweise als Bild angehangen. Die wichtigsten Informationen müssten enthalten sein. Ich hoffe jemand kann mir einen Tipp geben.
Gruß
Werner