DMA FIFO + TDMS File IO

meine Tips

- Auf FPGA Seite verwende ich nicht mehr den Infinite Wait sprich -1 als Timeout Wert. Hier wird selbst beim Neustart des RT gewartet ! Also meine Empfehlung ist lieber einen Timeout definieren und ggfls den TO-Status lesen.

- Generell verwende ich Pipelining am FPGA, d.h. lesen der Inputs auf Shift-Register und schreiben auf den FIFO im nächsten Zyklus. Ist zwar bei 200ms unkritisch aber es ist immer gut ein paar Regeln zu haben.

- Auf Empfehlung der NI App Spezis sind auf FPGA Seite die TypeCasts selbst zu machen, also kill the RED dots...

- Die Timed Structure des RT setzt Du mit dem infinte wait des FIFO read ausser Kraft bzw. ist das ein Widerspruch. Wie gesagt, lass doch lieber einen Timeout zu.

- Eine RT Auslastung von 75% ist aus meiner Sicht völlig unproblematisch. Schau Dir lieber die Verteilung der RT Last auf die unterschiedlichen Prioritäten zur Laufzeit an.

- Es spricht auch nichts dagegen Dein File I/O auf dem PC zu machen. Das ist alles so langsam, dass Du die Daten auf eine buffered network var schreiben könntest.

Wer macht denn hier eigentlich das wichtige Timing der FPGA oder der RT ?

Hope it helps
Christian

PS: Manchmal liege ich mit meinem Rat auch total daneben :-)