Guten Tag...
' schrieb:Ansonsten ist dein Kommentar schon n ziemlicher Dämpfer für mich.
Die Art und Weise der Programmierung resultiert aus dem Ansatz eines Betreuers, sprich erst auf dem Host zu beginnen und es dann aufs Target zu übertragen. Hatte vor Beginn der Arbeit noch keinen Kontakt mit LV. 
Weiß jetzt nicht, was echte Cracks dazu sagen, aber ich halte den Ansatz für unsinnig, da das FPGA-Target einfach anders funktioniert als der Host und manche Sachen, die auf dem Host sinnvoll sind, auf dem Target keinen ergeben bzw. zu ressourcenschädlich sind. Außerdem hat mn mit einer kombinierten Entwicklung von Host und Target gleich die Möglichkeit, die Interaktion sinnvoll zu testen...
' schrieb:Jetzt heißt es für mich retten was zu retten ist. Mir läuft ziemlich die Zeit davon und ich werd nicht fertig.
Blöd gefragt, welche Alternativen hab ich zur Verwendung der lokalen Variablen?
Naja, zumindest in den Fällen, wo Du innerhalb einer Sequenz oder Schleife den gleichen Wert nutzt: direkte Verbindung. Hat auch den Vorteil, dass der Datenfluss definiert ist...;)Sicherlich macht es an manchen Stellen Sinn, auch auf dem FPGA Lokale Variablen zu nutzen, aber halt nicht, um in einem Sequenzrahmen vielleicht nen Draht zu sparen, damit's nicht so wirr aussieht (sorry, aber ich hab das Gefühl, das ist an vielen Punkten der Grund, warum Du das so gemacht hast).
' schrieb:Oder ist es sinnvoll globale zu verwenden und welchen Vorteil würde es mir bringen? Sorry der Fragerei, aber nur aus nem Grundlagenbuch und minimaler Hilfestellung durch Betreuer werd ich nur schwer Herr der Lage....
Eine Variable ist dann sinnvoll, wenn ich sie an mehren Punkten im Programm schreibe und lese, der Ablauf aber nicht definiert ist, in dem das geschieht. Alle anderen Fälle sind mit direkter Verdrahtung und Schieberegistern m.E. sinnvoller gelöst (andere Meinungen sind willkommen, so ganz sicher bin ich mir auch nicht)...
' schrieb:Ebenfalls die korrekte Anwendung der SCTL ist mir nicht ganz klar
Naja, eine SCTL ist, wie die Hilfe sicher sagt, eine Schleife, die möglichst in einem Taktzyklus des FPGA abgearbeitet werden sollte, daraufhin optimiert der Compiler den Code. Wenn Du irgendwo ein Timing-Problem hast, ist es vielleicht sinnvoll, an diesem Punkt zu versuchen, mit SCTLs den Compiler zu zwingen, da ein bisschen mehr Denkarbeit reinzustecken und durch Optimierung einzelner Teile das Timing-Problem zu lösen...
Grüße,
ch
