Laufzeitfehler nach Compiler

Für die Anwendung von SCTL (single cycle timed loops) benötigst Du kein Tutorial.

Du ziehst die TimedLoop um Deinen FPGA code und achtest schön darauf, dass Du TRUE als Konstante an die Stop Condition legst. Wenn nicht läuft der FPGA hier infinite !
Das macht dann auch schon den Namen aus. Die Loop läuft nur einen 'Programmzyklus'. Das heisst aber nicht dass nur ein Takt für die Abarbeitung benötigt wird.
Für den Compiler ist die SCTL lediglich eine Anweisung den Code zu optimieren.
Wer den Code sieht und die SCTL nicht kennt, schüttelt nur den Kopf. Da die Loop sofort beendet wird, scheint sie überflüssig.

Bestimmte Elemente lassen sich nicht in eine SCTL legen. Dazu zählt auch die Case Struktur an deren Stelle Du vielleicht hier und da einen Selector nehmen kannst. In der LV Hilfe ist für jedes Element das SCTL Verhalten beschrieben. Steht meist ganz unten. Spätestens der Compiler sagt Dir das dieses oder jene Element nicht in einer SCTL verwendet werden darf.

I'm sure it helps
Christian