cRIO - CAN: Botschaften & Signale

Hi,

schon 'ne Lösung?

Hast Du schon mal versucht, hinterher zu debuggen? Die screenshots sind mit ein paar implizit typecasts gespickt, hast Du Dir schon mal die U32-arrays betrachtet, die aus dem host ans FPGA gehen? Sind die koscher?

Ich weiß auch nicht so recht, ob es nicht doch ein paar Überschneidungen beim Zugriff geben kann. Ist es hier nicht sinnvoller, im FPGA vor dem zyklischen Senden (z. B. per case) zu entscheiden, ob der Wert neu übernommen werden soll oder der alte noch stimmt? So könnte man mit einer Boolschen, z. B. einem "flush", signalisieren, dass neue Daten anstehen, und die würden dann vor einem erneuten Senden erst übernommen, dann würde wieder gesendet. Dein "write"-Signal ist nur ein verbrämtes FPGA-Start-Signal, die FPGA-while-Schleifen laufen danach permanent, bis das VI "abgeschossen" wird...

Aber zurück zu Deinem Problem, kannst Du das noch etwas näher beschreiben? Könntest Du evtl. ein vi posten, das man ausprobieren kann? ich kann mir die Abhängigkeit noch nicht ganz erklären, Du bastelst Dir doch die CAN-message in Deinem host erst komplett zusammen, ehe sie auf die Reise geht...