Host to Target FIFO

Hallo zusammen,

ich habe ein Problem mit der Host-To-Target Kommunikation mit Hilfe eines FIFOs. Ich verwende einen PCI-7813R. Mit zwei einfachen VIs (siehe Anhang!) versuche ich von dem PC Daten an das FPGA zu übermitteln. Die Daten des mit mehreren Werten belegten Arrays werden auf einen Knopfdruck im FIFO_test.vi an das auf dem FPGA laufende Main.vi geschickt. Im Frontpanel des Main.vi wird nun bei jedem Knopdruck ein Wert dess Arrays aus dem FIFO geholt und dargestellt. Dieser Vorgang funktioniert so sehr gut sowohl in der Simulation als auch auf dem realen FPGA. Ein Problem tritt jedoch dann auf, wenn ich das VI FIFO_test.vi beende, bevor ich auf dem Main.vi alle Daten mit Knopfdrücken ausgelesen habe. In der Simulation klappt dies weiterhin wie erwartet. Es werden alle Werte ausgelesen. Auf dem realen Target hingegen kann nur noch ein(!) Wert aus dem FIFO geholt werden. Alle weiteren eigentich noch verbleibenden Werte scheinen verloren. Warum? Eigentlich sollte es doch so sein, dass man mit FIFO_test.vi die Daten in den FIFO auf dem FPGA schreibt und diese da verbleiben UND für den FPGA auslesbar sind egal(!), ob ich das FIFO_test.vi beende!?

Grüße
Werner