Optimierung hinsichtlich Größe

Hier einige FPGA Optimierungstips

- FPGA Main VI mit möglichst wenig Controls realisieren ( besser Parameter per Host2Target FIFO übertragen )
- verbleibende Controls 32bit breit ausführen und auch nutzen ( der RT ist über einen 32bit PCI Bus mit dem FPGA verbunden )
- konsequent SingleCycleTimedLoops (SCTL) einsetzen ( sie werden wie Compileranweisungen interpretiert, haben also tatsächlich nichts mit einer Schleife zutun )
- globale statt lokaler Variablen verwenden ( diese Empfehlung ist FPGA spezifisch ! )

Die Optimierungen lassen sich prima durch das Übersetzen einzelner FPGA VIs prüfen, wie gesagt nur zum Testen des Resourcenbedarfs.

Da geht immer was !
Gruß Christian