INFO: Dieses Forum nutzt Cookies...
Cookies sind für den Betrieb des Forums unverzichtbar. Mit der Nutzung des Forums erklärst Du dich damit einverstanden, dass wir Cookies verwenden.

Es wird in jedem Fall ein Cookie gesetzt um diesen Hinweis nicht mehr zu erhalten. Desweiteren setzen wir Google Adsense und Google Analytics ein.


Antwort schreiben 

Clock Generator



Wenn dein Problem oder deine Frage geklärt worden ist, markiere den Beitrag als "Lösung",
indem du auf den "Lösung" Button rechts unter dem entsprechenden Beitrag klickst. Vielen Dank!

13.11.2007, 21:58
Beitrag #1

stillalive Offline
LVF-Grünschnabel
*


Beiträge: 21
Registriert seit: Oct 2007

7.1
2007
kA


China
Clock Generator
hallo,

ich will einen Clock Generator (rechteckiger Signal) erzeugen, d.h. bei der steigenden Flank werden die Daten abgelesen. (Geht es um seriell Input, z.B. SPI oder I2C)

p.s. Datenablesung bei der steigenden Flank ist die Aufgabe von CLK (Clock) oder CS(Clock Select)?

Vielen Dank zuerst!!!

Gruss

Dan
Alle Beiträge dieses Benutzers finden
Diese Nachricht in einer Antwort zitieren to top
14.11.2007, 09:42
Beitrag #2

monoceros84 Offline
LVF-Stammgast
***


Beiträge: 445
Registriert seit: Oct 2006

2011
2006
EN


Deutschland
Clock Generator
Kannst du bitte deine Frage nochmal etwas genauer darstellen? Was genau willst du machen?

Willst du in regelmäßigen Abständen ein Signal messen? Oder willst du eine Messung triggern, so dass erst Daten gemessen werden, wenn ein anderes Signal eine steigende Flanke hat? Oder willst du ein Rechtecksignal erzeugen und dieses über einen digitalen Ausgang abgeben? ...

Alle Beiträge dieses Benutzers finden
Diese Nachricht in einer Antwort zitieren to top
14.11.2007, 20:19 (Dieser Beitrag wurde zuletzt bearbeitet: 14.11.2007 20:40 von stillalive.)
Beitrag #3

stillalive Offline
LVF-Grünschnabel
*


Beiträge: 21
Registriert seit: Oct 2007

7.1
2007
kA


China
Clock Generator
Ahhh. hallo, monoceros84, wir treffen uns wieder!!! Servus!

diese Aufgabe ist die nachfolgende Aufgabe von vorheriger Parallel-Schnittstelle-Aufgabe.

es geht darum,

1) der Treiber ist serielle Eingabe (wie SPI), mit DATAIN, CLKIN, CS, LATCH und BLANK.

2) die 64-bit Daten (DATAIN) wird erst in einem Shift-register übertragt, bei der steigenden Flank des Clock(CLKIN). CLK kann bis zu 10MHz. Die genaue Abtast habe ich nicht definiert. Ich glaube, es geht um Digitalsignal mit Rechteck.

3) Sobald die Daten komplett in Schft-register übertragt wird, wird sie in den nachkommenden Latch-register weiter übertragt. Die Voraussetzung die Daten von Shift zu Latch übertragen ist die CS=high und dann LATCH auch = high, MSB erst.

4) BLANK kontrolliert den Status des Treiberausgangs. Falls 1 kann die Daten ausgegeben werden.

ein Bild ist angehängt.

Dann ist die Datenübertragung.

5) ich habe nur eine Parallel-Schnittstelle

6) ich möchte die 8 Daten Pins (D0 ... D7 entsprechen Pin 2 ... Pin 9) von Parallel-schnittstelle benutzen und besonders die erste 5 Pins zuweisen. (Parallel-Seriell Umwandeln)
d.h.
D0 = DATAIN
D1 = CLKIN
D2 = CS
D3 = LATCH
D4 = BLANK

D5 ... D7 = nicht benutzen

Dann mit LabVIEW 7.1

7) DATAIN, 64 bits in D0: versuch mit Array funktion, aber weiss nicht wie? auch kombieniert mit CKLIN.

8) CLKIN, Clock erzeugen (oder Signal erzeugen?), mit welche Funtion?

9) CLKIN, wie kann man die Funktion "ablesung bei steigender Flank" realisieren?

10) CS, ich bin durcheinander. Datenabelsung bei steigender Flank ist die Aufgabe von CLKIN oder CS?

11) ich schaffe erst diese 3, dann gehe ich weiter.

Chja, das ist meine Aufgabe.

In dieser Firma (Siemens VDO, Regensburg) habe ich noch keinen Expert über LabVIEW gefunden.

monoceros84, aber wenn du mir hilfst, sehe ich die zukunft!!!


Angehängte Datei(en) Thumbnail(s)
           
Alle Beiträge dieses Benutzers finden
Diese Nachricht in einer Antwort zitieren to top
14.11.2007, 22:10 (Dieser Beitrag wurde zuletzt bearbeitet: 02.12.2007 14:09 von jg.)
Beitrag #4

stillalive Offline
LVF-Grünschnabel
*


Beiträge: 21
Registriert seit: Oct 2007

7.1
2007
kA


China
Clock Generator
ich habe gerade eine Schaltung gebaut.

Signal Pattern arbeitet wie CLKIN und Array wie DATAIN, nach dem UND-Gatter bekommt man den Wert falls CLKIN=1, da ich denke, Ablesung bei steigender Flank == wenn CLKIN=1, dann Daten lesen, oder?

Ist die Richtung richtig?

(VI LV 7.1)


Angehängte Datei(en)
Sonstige .vi  CLK_and_DATAIN_20071114.vi (Größe: 30,44 KB / Downloads: 253)
Alle Beiträge dieses Benutzers finden
Diese Nachricht in einer Antwort zitieren to top
Antwort schreiben 


Gehe zu: